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arm_interrupt_controllers [2024/06/02 22:28]
cnigri Incorporacion de direcciones para modelo Zynq7000 |
arm_interrupt_controllers [2025/10/22 12:15] (actual)
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| El valor especifico de la dirección base se brinda en la documentación especifica de cada fabricante ([[https://developer.arm.com/documentation/dui0417/d/programmer-s-reference/generic-interrupt-controller--gic/generic-interrupt-controller-registers|PB-A8]], [[https://docs.amd.com/r/en-US/ug585-zynq-7000-SoC-TRM/CPU-Private-Bus-Registers|Zynq-7000]]) | El valor especifico de la dirección base se brinda en la documentación especifica de cada fabricante ([[https://developer.arm.com/documentation/dui0417/d/programmer-s-reference/generic-interrupt-controller--gic/generic-interrupt-controller-registers|PB-A8]], [[https://docs.amd.com/r/en-US/ug585-zynq-7000-SoC-TRM/CPU-Private-Bus-Registers|Zynq-7000]]) |
| <code c> | <code java> |
| #include <stddef.h> | #include <stddef.h> |
| /*GIC Register Definitions*/ | /*GIC Register Definitions*/ |
| #endif | #endif |
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| #define ICCICR *((uint32_t *) GIC0_CPU_BASE + 0x000) //CPU Interface Control Register | #define ICCICR *((uint32_t *) GIC0_CPU_BASE + 0x00) //CPU Interface Control Register |
| | #define ICCPMR *((uint32_t *) GIC0_CPU_BASE + 0x04) //Interrupt Priority Mask Register |
| | #define ICCBPR *((uint32_t *) GIC0_CPU_BASE + 0x08) //Binary Point Register |
| | #define ICCIAR *((uint32_t *) GIC0_CPU_BASE + 0x0C) //Interrupt Acknowledge |
| | #define ICCEOIR *((uint32_t *) GIC0_CPU_BASE + 0x10) //End of Interrupt Register |
| #define ICDDCR *((uint32_t *) GIC0_DISTRIBUTOR_BASE + 0x000) //Distributor Control Register | #define ICDDCR *((uint32_t *) GIC0_DISTRIBUTOR_BASE + 0x000) //Distributor Control Register |
| #define ICDICTR *((uint32_t *) GIC0_DISTRIBUTOR_BASE + 0x004) //Interrupt Controller Type Register | #define ICDICTR *((uint32_t *) GIC0_DISTRIBUTOR_BASE + 0x004) //Interrupt Controller Type Register |
